تعداد نشریات | 38 |
تعداد شمارهها | 1,252 |
تعداد مقالات | 9,075 |
تعداد مشاهده مقاله | 8,181,218 |
تعداد دریافت فایل اصل مقاله | 4,939,996 |
طراحی آرایه سیستولیکی برای اجرای الگوریتم SL0 | ||
پدافند الکترونیکی و سایبری | ||
مقاله 6، دوره 7، شماره 4 - شماره پیاپی 28، اسفند 1398، صفحه 59-65 اصل مقاله (1.33 M) | ||
نوع مقاله: مقاله پژوهشی | ||
نویسندگان | ||
علی ناصری1؛ روزبه جزپیری2 | ||
1دانشیار دانشگاه جامع امام حسین(ع) | ||
2کارشناس ارشد الکترونیک دانشگاه زنجان | ||
تاریخ دریافت: 05 اسفند 1397، تاریخ بازنگری: 14 اردیبهشت 1398، تاریخ پذیرش: 28 خرداد 1398 | ||
چکیده | ||
معماری سیستولیکی یکی از پرکاربردترین معماری های پردازش موازی به حساب می آید. درآرایه سیستولیکی واحدهای ALU بصورت آرایه کنار هم قرار می گیرند. آرایه سیستولیکی به صورت سنکرون عمل می کند بصورتی که با نگاشت مناسب ورودی ها به آن قادر است محاسبات دارای معادله بازگشتی را بطور موازی انجام دهد. در این مقاله آرایه سیستولیکی برای یکی از الگوریتمهای استفادهشده در نمایش (تجزیه) تنک بنام الگوریتم SL0 طراحی شده و با شبیه سازی نرم افزاری مورد ارزیابی واقع گردید. نتایج حاکی از آن است اجرای الگوریتم مذکور با تک پردازنده با فرض 4 کلاک برای انجام هر بار معادله بازگشتی کلاکی معادل 4N^3+9.7N^2+3.2N+18لازم دارد در حالیکه انجام آن با آرایه سیستولیکی به دلیل انجام محاسبات به صورت موازی و پایپ لاین، کلاکی معادل 48N+32 لازم دارد. در این مقاله آرایه سیستولیکی برای یکی از الگوریتمهای استفادهشده در نمایش (تجزیه) تنک بنام الگوریتم SL0 طراحی شده و با شبیه سازی نرم افزاری مورد ارزیابی واقع گردید. نتایج حاکی از آن است اجرای الگوریتم مذکور با تک پردازنده با فرض 4 کلاک برای انجام هر بار معادله بازگشتی کلاکی معادل 4N^3+9.7N^2+3.2N+18لازم دارد در حالیکه انجام آن با آرایه سیستولیکی به دلیل انجام محاسبات به صورت موازی و پایپ لاین، کلاکی معادل 48N+32 لازم دارد. | ||
کلیدواژهها | ||
آرایه سیستولیکی؛ پردازش موازی؛ الگوریتم SL0؛ شبیه سازی؛ ضرب ماتریس | ||
عنوان مقاله [English] | ||
Designing Systolic Array for SL0 Algorithm Implementation | ||
نویسندگان [English] | ||
A. Naseri1؛ R. Jozpiri2 | ||
1- | ||
2----- | ||
چکیده [English] | ||
Systolic architecture is one of most important parallel processing architectures.In the systolic array, ALU units are arranged as an array. This array acts synchronously and executes the recursive equations in parallel by applying the proper input. In this paper, the systolic array for the SL0 is designed and simulated. Simulation results showed that the implementation of this algorithm with a single processor, assuming 4 clocks for executing each recursive equation, requires 4N ^ 3 + 9.7N ^ 2 + 3.2N + 18 clocks, while doing it with a systolic array requires 48n + 32 clocks due to parallel computing and pipelines. | ||
کلیدواژهها [English] | ||
Systolic array, parallel processing, SL0 algorithm, simulation, matrix multiplication | ||
مراجع | ||
[1] Atef Ibrahim, Turki F., Al-Somani, “ Fayez GebaliNew Systolic Array Architecture for Finite Field Inversion,” Canadian Journal of Electrical and Computer Engineering, vol. 40, Issue: 1, pp. 23–30, winter 2017.##
[2] D. F. Chiper, A. Cracan, and D. Burdia, “A New Systolic Array Algorithm and Architecture for the VLSI Implementation of IDST Based on a Pseudo-Band Correlation Structure,” Journal of Advances in Electrical and Computer Engineering, vol. 17, pp. 75-80, 2017.##
[3] L.-W. Chang and M.-C. Wu, “A unified systolic array for discrete cosine and sine transforms,” IEEE Trans. Signal Process., vol. 39, no. 1, pp. 192–194, 1991.##
[4] D. F. Chiper, M. N. S. Swamy, M. O. Ahmad, and T. Stouraitis, “A systolic array architecture for the discrete sine transform,” IEEE Trans. Signal Process., vol. 50, no. 9, pp. 2347–2354, Sep. 2002.##
[5] L.-W. Chang and S.-W. Lee, “Systolic arrays for the discrete Hartley transform,” IEEE Trans. Signal Process., vol. 39, no. 11, pp. 2411–2418, 1991.##
[6] J.-H. Hsiao, L.-G. Ghen, T.-D. Chiueh, and C.-T. Chen, “High throughput CORDIC-based systolic array design for the discrete cosine transform,” IEEE Trans. Circuits Syst. Video Technol., vol. 5, no. 3, pp. 218–225, Jun. 1995.##
[7] R. K. Singh, et al., “BioSCAN: A Dynamically Reconfigurable Systolic Array for Biosequence Analysis,” 1996. https://www.researchgate.net/publication/2789050##
[8] C.-L. Wang and J.-L. Lin, “Systolic array implementation of multipliers for finite fields GF(2/sup m/),” IEEE Trans. Circuits Syst., vol. 38, no. 7, pp. 796–800, Jul. 1991.##
[9] J. G. McWhirter and T. J. Shepherd, “Systolic array processor for MVDR beamforming,” IEE Proceedings F - Radar and Signal Processing, vol. 136, Issue: 2, pp. 75 – 80, April 1989.##
[10] R. Baraniuk, “Compressive sensing,” IEEE Signal Processing Magazine, vol. 24, Issue: 4, pp. 118–121, July 2007.##
[11] S. Kotsiantis, I. Zaharakis, and P. Pintelas, “Supervised machine learning: A review of classification techniques”, Informatica 31, pp. 249-268, 2007.##
[12] R. Gribonval and S. Lesage, “A survey of sparse component analysis for blind source separation: principles, perspectives, and new challenges,” 06 proceedings-14th Eur. Symp., pp. 20-29, 2006.##
[13] Y. Li, A. Cichocki, and S. Amari, “Sparse component analysis for blind source separation with less sensors than sources,” ICA, pp. 43-48, 2003.##
[14] W. Bajwa, J. Haupt, and A. Sayeed, “Compressed channel sensing: A new approach to estimating sparse multipath channels,” Proceedings of the IEEE, pp. 1058–1076, vol. 98, Issue: 6, 2010.##
[15] M. Herman and T. Strohmer, “High-resolution radar via compressed sensing,” IEEE Transactions on Signal Processing vol. 57, Issue: 6, pp. 2275–2284, June 2009.##
[16] J. Wright, Y. Ma, J. Mairal, and G. Sapiro, “Sparse representation for computer vision and pattern recognition,” Proceedings of the IEEE, vol. 98, Issue: 6, June 2010, pp. 1031–1044, 2010.##
[17] D. Donoho and M. Elad, “Optimally sparse representation in general (nonorthogonal) dictionaries via ℓ1 minimization,” 2003. https://doi.org/10.1073/pnas.0437847100##
[18] S. Mallat and Z. Zhang, “Matching pursuits with time-frequency dictionaries,” IEEE Transactions on Signal Processing, vol. 41, Issue: 12, pp. 3397-3415, Dec. 1993.## | ||
آمار تعداد مشاهده مقاله: 610 تعداد دریافت فایل اصل مقاله: 432 |